Imec 是国际上*进的半导体研讨公司，最近在比利时安特卫普举办的 ITF 国际活动上共享了其亚 1 纳米硅和晶体管路线图。该路线图让咱们了解了到 2036 年公司将在其实验室与台积电、英特尔、Nvidia、AMD、三星和 ASML 等职业巨子协作研制下一个首要工艺节点和晶体管架构的时刻表，在许多其他人中。该公司还概述了向其所谓的 CMOS 2.0 的改变，这将触及将芯片的功用单元（如 L1 和 L2 缓存）分化为比当今根据小芯片的办法更先进的 3D 规划。

提示一下，10 埃等于1纳米，因而Imec的路线图包括亚“1 纳米”工艺节点。该路线图概述了规范 FinFET 晶体管将继续到 3nm，然后过渡到新的全栅 (GAA) 纳米片规划，该规划将在 2024 年进入大批量出产。Imec制作了 2nm和A7（0.7nm）Forksheet规划的路线图，随后别离是A5和A2的CFET 和原子通道等突破性规划。

跟着时刻的推移，转移到这些较小的节点变得越来越贵重，而且运用单个大芯片构建单片芯片的规范办法现已让坐落小芯片。根据小芯片的规划将各种芯片功用分化为衔接在一同的不同芯片，然后使芯片能够作为一个内聚单元发挥作用——尽管需求权衡取舍。

Imec 对 CMOS 2.0 范式的想象包括将芯片分化成更小的部分，将缓存和存储器分红具有不同晶体管的自己的单元，然后以 3D 摆放堆叠在其他芯片功用之上。这种办法还将严峻依靠反面供电网络 (BPDN)，该网络经过晶体管的反面路由一切电力。

让咱们细心看看 imec 路线图和新的 CMOS 2.0 办法。

正如您在上面的相册中看到的那样，跟着节点的前进，该职业面临着看似无法战胜的应战，但对更多核算才能的需求，尤其是对机器学习和人工智能的需求呈指数级添加。这种需求并不简单满意。本钱飙升，而高端芯片的功耗稳步添加——功率缩放仍然是一个应战，由于 CMOS 作业电压固执地回绝低于 0.7 伏，而且继续需求扩展到更大的芯片带来了电源和冷却应战，这将需求全新的躲避解决方案。

尽管晶体管数量在可猜测的摩尔定律途径上继续翻倍，但其他基本问题也越来越成为每一代新一代芯片的问题，例如互连带宽的约束严峻落后于现代 CPU 和 GPU 的核算才能，然后阻止了功用并约束这些额定晶体管的有效性。

imec 晶体管和工艺节点路线图

不过，速度更快、密度更大的晶体管是首要使命，而这些晶体管的*波浪潮将伴跟着 2024 年以 2nm 节点初次露脸的 Gate All Around (GAA)/Nanosheet 器材，取代为当今*技能供给动力的三栅极 FinFET 。GAA 晶体管赋予晶体管密度和功用改进，例如更快的晶体管开关，一同运用与多个鳍片相同的驱动电流。走漏也明显削减，由于沟道彻底被栅极围住，调整沟道的厚度能够优化功耗或功用。

咱们现已看到多家芯片制作商选用了这种晶体管技能的不同变体。职业*台积电方案其带有 GAA 的 N2 节点将于 2025 年量产，因而它将是终究选用新式晶体管的。英特尔选用“intel 20A”工艺节点的四层 RibbonFET具有四个堆叠的纳米片，每个纳米片彻底由一个门围住，并将于 2024 年初次露脸。三星是*家出产用于运送产品的 GAA，但小批量 SF3E pipe-cleane的节点不会看到大规划出产。相反，该公司将在 2024 年推出其用于大批量制作的先进节点。

提示一下，10 埃 (A) 等于 1 纳米。这意味着 A14 是 1.4 纳米，A10 是 1 纳米，咱们将在 2030 年的时刻结构内与 A7 一同进入亚 1 纳米年代。但请记住，这些方针一般与芯片上的实践物理尺度不匹配。

Imec 估计 forksheet 晶体管从 1nm (A10) 开端，一直到 A7 节点 (0.7nm)。正如您在第二张幻灯片中看到的那样，该规划别离堆叠 NMOS 和 PMOS，但运用电介质势垒将它们分隔，然后完成更高的功用和/或更好的密度。

互补 FET (CFET：Complementary FET) 晶体管在 2028 年初次以 1nm 节点 (A10) 出现时将进一步缩小占位面积，然后答应更密布的规范单元库。终究，咱们将看到带有原子通道的 CFET 版别，进一步前进功用和可扩展性。CFET 晶体管（您能够 在此处阅览更多相关信息）将 N 型和 PMOS 器材堆叠在一同以完成更高的密度。CFET 应该标志着纳米片器材缩放的完毕，以及可见路线图的完毕。

但是，将需求其他重要技能来打破功用、功率和密度缩放妨碍，imec 想象这将需求新的 CMOS 2.0 典范和体系技能协同优化 (SCTO)。

STCO 和反面供电

在*别，体系技能协同优化 (STCO：system technology co-optimization) 需求经过对体系和方针应用程序的需求建模来从头考虑规划进程，然后运用这些常识来为创立芯片的规划决议计划供给信息。这种规划办法一般会导致“分化”一般作为单片处理器的一部分的功用单元，例如供电、I/O 和高速缓存，并将它们拆分为独自的单元，以经过运用不同的办法针对所需的功用特性优化每个单元类型的晶体管，然后也前进了本钱。

彻底分化规范芯片规划的方针之一是将高速缓存/内存拆分到 3D 堆叠规划中它们自己的不同层（更多内容见下文），但这需求下降芯片仓库顶部的复杂性。改造后端出产线 (BEOL：Back End of Line) 流程，重点是将晶体管衔接在一同并完成通讯（信号）和电力传输，是这项作业的要害。

与当今从芯片顶部向下向晶体管传输功率的规划不同，反面配电网络 (BPDN：backside power distribution networks ) 运用 TSV 将一切功率直接路由到晶体管的反面，然后将功率传输与保存在其内部的数据传输互连分隔另一边的正常方位。将电源电路和数据传输互连分隔可改进压降特性，然后完成更快的晶体管开关，一同在芯片顶部完成更密布的信号路由。信号完整性也有优点，由于简化的布线能够更快地衔接电阻和电容。

将供电网络移至芯片底部能够更轻松地在裸片顶部进行晶圆到晶圆的键合，然后释放在存储器上堆叠逻辑的潜力。Imec 乃至想象或许将其他功用转移到晶圆的反面，例如大局互连或时钟信号。

英特尔现已宣告了自己的 BPDN 技能版别，称为PowerVIA，将于 2024 年以intel 20A 节点初次露脸。英特尔将在行将举办的 VLSI 活动中泄漏有关该技能的更多细节。一同，台积电也宣告将BPDN引进其2026年量产的N2P节点，因而这项技能将落后于英特尔适当长的一段时刻。也有传言称三星将在其 2nm 节点选用该技能。

CMOS 2.0：真实的3D芯片之路

CMOS 2.0 是 imec 对未来芯片规划愿景的*之作，涵盖了全 3D 芯片规划。咱们现已看到 AMD 第二代 3D V-Cache 的内存堆叠，将 L3 内存堆叠在处理器之上以前进内存容量，但 imec 想象整个缓存层次结构包括在其自己的层中，具有 L1、L2 和 L3 缓存笔直堆叠在构成处理中心的晶体管上方的自己的芯片上。每个等级的缓存都将运用最适合该使命的晶体管创立，这意味着 SRAM 的旧节点，跟着SRAM 缩放速度开端大幅放缓，

这变得越来越重要. SRAM 缩小的规划导致缓存占用了更高份额的裸片，然后导致每 MB 本钱添加，并阻止了芯片制作商运用更大的缓存。因而，将 3D 堆叠的缓存转移到密度较低的节点所带来的本钱下降也或许导致比咱们曩昔看到的缓存更大的缓存。假如施行妥当，3D 堆叠还能够协助缓解与较大缓存相关的推迟问题。

这些 CMOS 2.0 技能将运用 3D 堆叠技能（如晶圆到晶圆混合键合）来构成直接的芯片到芯片 3D 互连。

正如您在上面的专辑中看到的那样，Imec 也有一个 3D-SOC 路线图，概述了将 3D 规划结合在一同的互连的继续缩小，然后在未来完成更快、更密布的互连。这些前进将在未来几年经过运用更新类型的互连和处理办法来完成。